Liphen
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6ca4ffcd86
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refactor: 重构tlb
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2024-01-13 13:13:31 +08:00 |
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Liphen
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ff91db660f
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docs: 完成实验9大致结构
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2024-01-12 08:51:35 +08:00 |
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Liphen
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7dc4a8838a
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完成实验9实验原理与实验内容
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2024-01-11 17:35:09 +08:00 |
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Liphen
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2fc09b6d0d
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增加实验9的typst版本
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2024-01-11 11:02:32 +08:00 |
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Liphen
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eaf97e0167
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实验 9 写到了译码级
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2024-01-09 18:41:25 +08:00 |
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Liphen
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22e9321944
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继续增加实验9的文档
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2024-01-07 22:28:05 +08:00 |
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Liphen
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60b247c5ec
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docs: 增加实验文档
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2024-01-07 16:49:54 +08:00 |
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Liphen
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61f0692e2a
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docs: 增加AXI文档
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2023-12-23 20:44:37 +08:00 |
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Liphen
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c7911cb471
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docs: 增加crossbar
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2023-12-22 13:48:39 +08:00 |
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Liphen
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838235c225
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docs: 增加RV64数据通路图
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2023-12-14 19:43:54 +08:00 |
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Liphen
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03645145ec
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docs: 增加实验目录
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2023-12-14 13:17:12 +08:00 |
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Liphen
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a85d11ea23
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增加cpu架构图
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2023-11-07 13:41:24 +08:00 |
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Liphen
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68a30caea2
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基本完成加减法器实验设计
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2023-11-06 11:48:46 +08:00 |
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Liphen
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04d283fbb4
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增加RV的设计图
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2023-11-06 11:39:37 +08:00 |
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Liphen
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6940f8574b
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增加超前进位加法器的介绍
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2023-11-05 20:20:53 +08:00 |
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Liphen
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aa449f80c9
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增加要求使用结构建模完成全加器
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2023-11-05 20:12:10 +08:00 |
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Liphen
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e62298710e
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基本完成译码器的实验设计
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2023-11-05 15:34:04 +08:00 |
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Liphen
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4cc5f79399
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style: 缩进调整
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2023-11-05 15:33:46 +08:00 |
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Liphen
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e095daf3c3
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基本设计完成多路数据选择器实验
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2023-11-03 16:11:26 +08:00 |
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Liphen
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2182d0f464
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style: 修改全加器顶层模块格式
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2023-11-03 15:37:47 +08:00 |
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Liphen
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5b775df08a
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fix: 修复向量定义错误
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2023-11-03 15:29:44 +08:00 |
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Liphen
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0b4977aaec
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增加超前进位加法器实验框架
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2023-11-03 14:22:43 +08:00 |
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Liphen
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60116a1c15
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docs: 修改全加器文档
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2023-11-03 14:20:14 +08:00 |
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Liphen
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50bb21f64e
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docs: 初步完成全加器
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2023-11-02 16:45:23 +08:00 |
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Liphen
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2d27ad5a4d
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docs: 初步完成认识Verilog
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2023-11-02 16:45:08 +08:00 |
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Liphen
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d34ffa1c90
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构建目录大致框架
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2023-11-02 16:42:33 +08:00 |