增加RV的设计图

README.md

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 ## 数字电路实验
 
-- 认识Verilog
+- [X] 认识Verilog
 
 **组合逻辑电路基础实验**
 
-- 全加器
-- 超前进位加法器
-- 加减法器
-- 多路数据选择器
-- 译码器
-  - 思考题：编码器
+- [X] 全加器
+- [ ] 超前进位加法器
+- [ ] 加减法器
+- [X] 多路数据选择器
+- [X] 译码器
+  - [ ] 思考题：编码器
 
 **时序逻辑电路基础实验**
 
-- 触发器
-  - 边沿型/电平型D触发器，门电路实现
-  - 思考题：其他触发器
-- 寄存器实验
-- 计数器
+- [ ] 触发器
+  - [ ] 边沿型/电平型D触发器，门电路实现
+  - [ ] 思考题：其他触发器
+- [ ] 寄存器实验
+- [ ] 计数器
 
 **综合设计实验**
 
-- 定时与分频实验
-- 数码管实验
-- 桶型移位器
-- 多功能ALU设计实验
-- 寄存器堆与运算器设计实验
-- 取指令与指令译码实验
+- [ ] 定时与分频实验
+- [ ] 数码管实验
+- [ ] 桶型移位器
+- [ ] 多功能ALU设计实验
+- [ ] 寄存器堆与运算器设计实验
+- [ ] 取指令与指令译码实验
 
 ## 计算机组成原理实验
 
-- 认识Chisel
-  - 对比下Chisel和Verilog
+- [ ] 认识Chisel
+  - [ ] 对比下Chisel和Verilog
 
 **计算机组成原理实验**
 
-- 设计一个简单的单周期CPU
-  - 只支持一些简单的、基础的、有代表性的指令，如支持跑通冒泡排序
+- [ ] 设计一个简单的单周期CPU
+  - [ ] 只支持一些简单的、基础的、有代表性的指令，如支持跑通冒泡排序
 
 **计算机体系结构实验**
 
-- 不考虑相关冲突的流水线CPU
-- 指令相关与流水线冲突
-  - 介绍为什么会发生冲突
-  - 阻塞技术
-  - 前递技术
-- 在流水线中添加运算类指令
-  - 让学生参照已经实现的指令添加一条新指令
-- 在流水线中添加转移指令
-- 在流水线中添加访存指令
-- 例外与中断的支持
+- [ ] 不考虑相关冲突的流水线CPU
+- [ ] 指令相关与流水线冲突
+  - [ ] 介绍为什么会发生冲突
+  - [ ] 阻塞技术
+  - [ ] 前递技术
+- [ ] 在流水线中添加运算类指令
+  - [ ] 让学生参照已经实现的指令添加一条新指令
+- [ ] 在流水线中添加转移指令
+- [ ] 在流水线中添加访存指令
+- [ ] 例外与中断的支持