修改jump ctrl
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b509674610
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@ -1,64 +1,64 @@
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// package cpu.pipeline.decoder
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package cpu.pipeline.decoder
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// import chisel3._
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// import chisel3.util._
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import chisel3._
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import chisel3.util._
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// import cpu.defines._
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// import cpu.defines.Const._
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// import cpu.CpuConfig
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import cpu.defines._
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||||
import cpu.defines.Const._
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import cpu.CpuConfig
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// class ForwardCtrl(implicit val config: CpuConfig) extends Module {
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||||
// val io = IO(new Bundle {
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||||
// val in = Input(new Bundle {
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// val forward = Vec(config.fuNum, new DataForwardToDecoderUnit())
|
||||
// val regfile = Vec(config.decoderNum, new Src12Read())
|
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// })
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||||
// val out = Output(new Bundle {
|
||||
// val inst = Vec(config.decoderNum, new Src12Read())
|
||||
// })
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||||
// })
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||||
class ForwardCtrl(implicit val config: CpuConfig) extends Module {
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||||
val io = IO(new Bundle {
|
||||
val in = Input(new Bundle {
|
||||
val forward = Vec(config.fuNum, new DataForwardToDecoderUnit())
|
||||
val regfile = Vec(config.decoderNum, new Src12Read())
|
||||
})
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||||
val out = Output(new Bundle {
|
||||
val inst = Vec(config.decoderNum, new Src12Read())
|
||||
})
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})
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// // wb优先度最低
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// for (i <- 0 until (config.decoderNum)) {
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// io.out.inst(i).src1.raddr := DontCare
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// io.out.inst(i).src2.raddr := DontCare
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||||
// io.out.inst(i).src1.rdata := io.in.regfile(i).src1.rdata
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||||
// io.out.inst(i).src2.rdata := io.in.regfile(i).src2.rdata
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||||
// }
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||||
// wb优先度最低
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||||
for (i <- 0 until (config.decoderNum)) {
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||||
io.out.inst(i).src1.raddr := DontCare
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||||
io.out.inst(i).src2.raddr := DontCare
|
||||
io.out.inst(i).src1.rdata := io.in.regfile(i).src1.rdata
|
||||
io.out.inst(i).src2.rdata := io.in.regfile(i).src2.rdata
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||||
}
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||||
// // mem优先度中
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// for (i <- 0 until (config.decoderNum)) {
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// for (j <- 0 until (config.fuNum)) {
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// when(
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||||
// io.in.forward(j).mem.wen &&
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||||
// io.in.forward(j).mem.waddr === io.in.regfile(i).src1.raddr,
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||||
// ) {
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||||
// io.out.inst(i).src1.rdata := io.in.forward(j).mem.wdata
|
||||
// }
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||||
// when(
|
||||
// io.in.forward(j).mem.wen &&
|
||||
// io.in.forward(j).mem.waddr === io.in.regfile(i).src2.raddr,
|
||||
// ) {
|
||||
// io.out.inst(i).src2.rdata := io.in.forward(j).mem.wdata
|
||||
// }
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||||
// }
|
||||
// }
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||||
// mem优先度中
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||||
for (i <- 0 until (config.decoderNum)) {
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||||
for (j <- 0 until (config.fuNum)) {
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||||
when(
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||||
io.in.forward(j).mem.wen &&
|
||||
io.in.forward(j).mem.waddr === io.in.regfile(i).src1.raddr,
|
||||
) {
|
||||
io.out.inst(i).src1.rdata := io.in.forward(j).mem.wdata
|
||||
}
|
||||
when(
|
||||
io.in.forward(j).mem.wen &&
|
||||
io.in.forward(j).mem.waddr === io.in.regfile(i).src2.raddr,
|
||||
) {
|
||||
io.out.inst(i).src2.rdata := io.in.forward(j).mem.wdata
|
||||
}
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||||
}
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||||
}
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||||
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||||
// // exe优先度高
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||||
// for (i <- 0 until (config.decoderNum)) {
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||||
// for (j <- 0 until (config.fuNum)) {
|
||||
// when(
|
||||
// io.in.forward(j).exe.wen && !io.in.forward(j).mem_wreg &&
|
||||
// io.in.forward(j).exe.waddr === io.in.regfile(i).src1.raddr,
|
||||
// ) {
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||||
// io.out.inst(i).src1.rdata := io.in.forward(j).exe.wdata
|
||||
// }
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||||
// when(
|
||||
// io.in.forward(j).exe.wen && !io.in.forward(j).mem_wreg &&
|
||||
// io.in.forward(j).exe.waddr === io.in.regfile(i).src2.raddr,
|
||||
// ) {
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||||
// io.out.inst(i).src2.rdata := io.in.forward(j).exe.wdata
|
||||
// }
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||||
// }
|
||||
// }
|
||||
// }
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||||
// exe优先度高
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||||
for (i <- 0 until (config.decoderNum)) {
|
||||
for (j <- 0 until (config.fuNum)) {
|
||||
when(
|
||||
io.in.forward(j).exe.wen && !io.in.forward(j).mem_wreg &&
|
||||
io.in.forward(j).exe.waddr === io.in.regfile(i).src1.raddr,
|
||||
) {
|
||||
io.out.inst(i).src1.rdata := io.in.forward(j).exe.wdata
|
||||
}
|
||||
when(
|
||||
io.in.forward(j).exe.wen && !io.in.forward(j).mem_wreg &&
|
||||
io.in.forward(j).exe.waddr === io.in.regfile(i).src2.raddr,
|
||||
) {
|
||||
io.out.inst(i).src2.rdata := io.in.forward(j).exe.wdata
|
||||
}
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||||
}
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}
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}
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@ -1,43 +1,43 @@
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// package cpu.pipeline.decoder
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package cpu.pipeline.decoder
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// import chisel3._
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// import chisel3.util._
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||||
import chisel3._
|
||||
import chisel3.util._
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||||
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||||
// import cpu.defines._
|
||||
// import cpu.defines.Const._
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||||
// import cpu.CpuConfig
|
||||
import cpu.defines._
|
||||
import cpu.defines.Const._
|
||||
import cpu.CpuConfig
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||||
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||||
// class JumpCtrl(implicit val config: CpuConfig) extends Module {
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||||
// val io = IO(new Bundle {
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||||
// val in = Input(new Bundle {
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||||
// val allow_to_go = Bool()
|
||||
// val pc = UInt(PC_WID.W)
|
||||
// val decoded_inst0 = new InstInfo()
|
||||
// val reg1_data = UInt(DATA_WID.W)
|
||||
// val forward = Vec(config.fuNum, new DataForwardToDecoderUnit())
|
||||
// })
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||||
// val out = Output(new Bundle {
|
||||
// val jump_inst = Bool()
|
||||
// val jump_register = Bool()
|
||||
// val jump = Bool()
|
||||
// val jump_target = UInt(PC_WID.W)
|
||||
// })
|
||||
// })
|
||||
class JumpCtrl(implicit val config: CpuConfig) extends Module {
|
||||
val io = IO(new Bundle {
|
||||
val in = Input(new Bundle {
|
||||
val allow_to_go = Bool()
|
||||
val pc = UInt(PC_WID.W)
|
||||
val decoded_inst0 = new InstInfo()
|
||||
val reg1_data = UInt(DATA_WID.W)
|
||||
val forward = Vec(config.fuNum, new DataForwardToDecoderUnit())
|
||||
})
|
||||
val out = Output(new Bundle {
|
||||
val jump_inst = Bool()
|
||||
val jump_register = Bool()
|
||||
val jump = Bool()
|
||||
val jump_target = UInt(PC_WID.W)
|
||||
})
|
||||
})
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||||
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||||
// val op = io.in.decoded_inst0.op
|
||||
// val jump_inst = VecInit(EXE_J, EXE_JAL).contains(op)
|
||||
// val jump_register_inst = VecInit(EXE_JR, EXE_JALR).contains(op)
|
||||
// io.out.jump_inst := jump_inst || jump_register_inst
|
||||
// io.out.jump := io.in.allow_to_go && (jump_inst || jump_register_inst && !io.out.jump_register)
|
||||
// io.out.jump_register := jump_register_inst &&
|
||||
// ((io.in.forward(0).exe.wen && io.in.decoded_inst0.reg1_raddr === io.in.forward(0).exe.waddr) ||
|
||||
// (io.in.forward(1).exe.wen && io.in.decoded_inst0.reg1_raddr === io.in.forward(1).exe.waddr) ||
|
||||
// (io.in.forward(0).mem.wen && io.in.decoded_inst0.reg1_raddr === io.in.forward(0).mem.waddr) ||
|
||||
// (io.in.forward(1).mem.wen && io.in.decoded_inst0.reg1_raddr === io.in.forward(1).mem.waddr))
|
||||
// val pc_plus_4 = io.in.pc + 4.U(PC_WID.W)
|
||||
// io.out.jump_target := Mux(
|
||||
// jump_inst,
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||||
// Cat(pc_plus_4(31, 28), io.in.decoded_inst0.inst(25, 0), 0.U(2.W)),
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||||
// io.in.reg1_data,
|
||||
// )
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||||
// }
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||||
val op = io.in.decoded_inst0.op
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||||
val jump_inst = VecInit(ALUOpType.jal).contains(op)
|
||||
val jump_register_inst = VecInit(ALUOpType.jalr).contains(op)
|
||||
io.out.jump_inst := jump_inst || jump_register_inst
|
||||
io.out.jump := io.in.allow_to_go && (jump_inst || jump_register_inst && !io.out.jump_register)
|
||||
io.out.jump_register := jump_register_inst &&
|
||||
((io.in.forward(0).exe.wen && io.in.decoded_inst0.reg1_raddr === io.in.forward(0).exe.waddr) ||
|
||||
(io.in.forward(1).exe.wen && io.in.decoded_inst0.reg1_raddr === io.in.forward(1).exe.waddr) ||
|
||||
(io.in.forward(0).mem.wen && io.in.decoded_inst0.reg1_raddr === io.in.forward(0).mem.waddr) ||
|
||||
(io.in.forward(1).mem.wen && io.in.decoded_inst0.reg1_raddr === io.in.forward(1).mem.waddr))
|
||||
val pc_plus_4 = io.in.pc + 4.U(PC_WID.W)
|
||||
io.out.jump_target := Mux(
|
||||
jump_inst,
|
||||
Cat(pc_plus_4(31, 28), io.in.decoded_inst0.inst(25, 0), 0.U(2.W)),
|
||||
io.in.reg1_data
|
||||
)
|
||||
}
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||||
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