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# RISC-V 软核
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# RISC-V 软核
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## 简介
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核（CORE）是一个数字系统的核心，负责整个系统的内存调度，中断管理，算术逻辑运算等，如同整个系统的大脑，是物理电气实现逻辑功能的关键。尽管复杂，但不可忽略的是，核同其他数字器件一样，也是一个典型的逻辑器件，由逻辑门、触发器构成，那么也就可以由硬件描述语言（Hardware Description Languag，HDL）来描述。既然核可以由HDL来描述，那么对于每一个特定功能和性能（即逻辑的时序和功能特定）的核而言，必有一组HDL描述等价于它，而具体的器件信号、封装等，只不过是这组HDL依赖具体工艺的一种物理实现。因此，我们应该认识到，所谓核，本质上是一种知识产权，是一种特定的可描述的逻辑结构，应用于FPGA设备中。现在的FPGA设计，规模巨大而且功能复杂，因此设计的每一个部分都从头开始是不切实际的。一种解决的办法是：对于较为通用的部分可以重用现有的功能模块，而把主要的时间和资源用在设计中的那些全新的、独特的部分。这种功能模块我们称作IP核(Intelligent Property) 。
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在IP核的提供方式上，通常将其分为软核、固核和硬核这3类。
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* 软核(Soft IP Core)：软核在 EDA 设计领域指的是综合之前的寄存器传输级(RTL)模型，通常遍是指以HDL代码（Verilog，VHDL...）为形式的可综合源代码
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* 固核(Firm IP Core)：固核在EDA 设计领域指的是带有平面规划信息的网表
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* 硬核 (Hard IP Core)：硬核在 EDA 设计领域指经过验证的设计版图。软核只经过功能仿真，需要经过综合以及布局布线才能使用。其优点是灵活性高、可移植性强，允许用户自配置。软核是IP 核应用最广泛的形式。软核是用FPGA的通用逻辑资源（LUT+FF)搭建而成的。
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我们尝试了将一个基于Rocket的开源riscv软核处理器烧录到Nexys A7-100T ，并运行裁剪过的linux操作系统，进而验证了XiUOS运行在riscv软核的可行性。
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## 一些常见软核
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### 开源RISCV软核
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1. Rocket：UC Berkeley的发起RISC-V项目的团队所设计的兼容RISC-V指令集的CPU核。为了设计一个新的指令集，UC Berkeley开发的一门“硬件构建语言”：Chisel。从功能的角度分析，chisel可以将所描述的硬件（写的代码）转化为等价的可综合的Verilog HDL代码或时等价的C++仿真模型。
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2. PULPino：PULPino是一个开源的微型控制系统，基于一个小32位RISC-V核心，由瑞士苏黎世联邦理工学院开发。核心IPC接近1，完全支持基整数指令集(RV32I)，压缩指令(RV32C)和部分支持乘法指令集扩展(RV32M)
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3. Shakti：印度理工学院的一个项目，由Verilog编写，其使用了大量第三方IP,根据需要分成了不同的类。该计划不仅构建开源，生产级处理器，还包括互连结构，验证工具，存储控制器，外围IP和SOC工具等相关组件。
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4. 蜂鸟：国内最早比较成熟的RISC-V实现，由胡振波（现在芯来创始人）开发，使用Verilog设计。其开源CPU为E200：使用2级流水线
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5. tinyriscv：国内开发者在GitHub上开源的一个微RISC-V处理器核，用verilog语言编写，以最简单、最通俗易懂的方式实现RISC-V指令的功能，没有对代码做任何的优化。
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### 商业非开源软核
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1. MicroBlaze，RISC 微处理器：Xilinx 嵌入式产品系列的重要组件。MicroBlaze 是功能齐全的、更少指令集的 FPGA 优化型 32 位计算机 (RISC) 软处理器，可充分满足各种应用需求。MicroBlaze 是一款高度可配置的易用型处理器，可在 FPGA 以及全可编程 (AP) SoC 产品系列中使用。它免费配套提供 Vivado设计与系统版以及 Vivado Webpack 版。
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2. Nios II系列，RSIC微理器：Altera 推出的32位RISC嵌入式处理器。Nios II是应用于Intel FPGA的嵌入式软核处理器，它是Qsys嵌入式系统的核心部件，具
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有较强的性能和可定制特性。一片FPGA内部可以构建多个Nios II处理器，它们可以作为主CPU，也可以是协处理器，在同一芯片内部协调有序地完成整个复杂系统的各项功能。Nios II处理器内核是32位RISC架构（精简指令集架构）处理器，它包含了大多数现代32位处理器中常见的基本架构元素。
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## Nexys A7-100T设备参数
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Nexys A7-100T 是 Nexys A7-100T 是一款Digilent多孔RAM-based Nexys开发板的简易替代品。搭载Xilinx®Artix™-7 FPGA芯片，Nexys 4 DDR是一个打开即用型的数字电路开发平台，帮助使用者能够在课堂环境下实现诸多工业领域的应用。配有高容量的大型FPGA芯片（Xilinx产品编号XC7A100T-1CSG324C）并集成了USB，以太网和其它端口，Nexys 4 DDR开发板能实现从理论型组合电路到强大的嵌入式处理器的多种设计。
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<img src="https://s3.ax1x.com/2020/11/13/Dp9XtS.jpg">
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padding: 2px;">Nexys A7</div>
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| 序号 | 描述 | 序号 | 描述 |
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| 1 | 选择供电跳线 |13|FPGA 配置复位按键|
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| 2 | UART/JTAG共用USB接口 |14|CPU复位按键（用于软核）|
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| 3 | 外部配置跳线柱（SD/USB） |15|模拟信号Pmod端口（XADC）|
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| 4 | Pmod端口 |16|编程模式跳线柱|
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| 5 | 扩音器 |17|音频连接口|
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| 6 | 电源测试点 |18|VGA连接口|
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| 7 | 16个LED |19|FPGA编程完成LED|
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| 8 | 16个按键开关 |20|以太网连接口|
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| 9 | 8位7段数码管 |21|USB连接口|
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| 10 | 可选用与外部接线的JTAG端口 |22|（工业用）PIC24编程端口|
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| 11 | 5个按键开关 |23|电源开关|
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| 12 | 板载温度传感器 |24|电源接口|
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### 验证FPGA 移植linux
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通过lowRISC开源项目，在其基于rocket修改的软核上运行完整的linux。支持键盘、显示器、网卡等常见通用设备，验证了riscv软核运行linux操作系统的可行性，为XiUOS进一步支持riscv软核提供了试验基础。
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* 生成riscv软核比特流
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* 裁剪编译linux
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* 生成伯克利bootloader(bbl)
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* 将软核写入flash
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* 将bbl和linux写入microSD卡
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* JP1位于USB / SD位置，JP2位于USB位置，电源选择JP3位，usb底部的开关打开DIP-SW 1。引导linux从sd卡启动
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<img src="https://s3.ax1x.com/2020/11/13/DSRnpj.png">
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<div style="color:orange; border-bottom: 1px solid #d9d9d9;
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padding: 2px;">在Nexys A7-100T上基于riscv软核运行Linux</div>
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<img src="https://s3.ax1x.com/2020/11/13/DpuLKf.jpg">
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<div style="color:orange; border-bottom: 1px solid #d9d9d9;
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display: inline-block;
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color: #999;
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padding: 2px;">操作系统详细信息</div>
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