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README.md
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@ -10,12 +10,16 @@
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**要求**：
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- 针对教学需要，使用硬件描述语言设计基于RISC-V指令集的多级流水线处理器，使其适合数字电路与计算机组成原理的教学实验。
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- 针对教学需要，使用硬件描述语言设计基于 RISC-V 指令集的多级流水线处理器，使其适合数字电路与计算机组成原理的教学实验。
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**重点难点**：
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- 硬件描述语言的应用；教学化设计；数字电路与计算机组成原理实验的连续性与贯通性。
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**详情**：
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- [《数字逻辑与计算机结构》目录](./doc/《数字逻辑与计算机结构》目录.md)
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# 指导手册框架
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一、实验介绍
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@ -30,7 +34,7 @@
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## 数字电路实验
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- [X] 认识Verilog
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- [X] 认识 Verilog
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**组合逻辑电路基础实验**
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@ -44,7 +48,7 @@
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**时序逻辑电路基础实验**
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- [ ] 触发器
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- [ ] 边沿型/电平型D触发器，门电路实现
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- [ ] 边沿型/电平型 D 触发器，门电路实现
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- [ ] 思考题：其他触发器
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- [ ] 寄存器实验
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- [ ] 计数器
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@ -54,23 +58,23 @@
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- [ ] 定时与分频实验
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- [ ] 数码管实验
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- [ ] 桶型移位器
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- [ ] 多功能ALU设计实验
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- [ ] 多功能 ALU 设计实验
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- [ ] 寄存器堆与运算器设计实验
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- [ ] 取指令与指令译码实验
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## 计算机组成原理实验
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- [ ] 认识Chisel
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- [ ] 对比下Chisel和Verilog
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- [ ] 认识 Chisel
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- [ ] 对比下 Chisel 和 Verilog
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**计算机组成原理实验**
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- [ ] 设计一个简单的单周期CPU
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- [ ] 设计一个简单的单周期 CPU
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- [ ] 只支持一些简单的、基础的、有代表性的指令，如支持跑通冒泡排序
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**计算机体系结构实验**
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- [ ] 不考虑相关冲突的流水线CPU
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- [ ] 不考虑相关冲突的流水线 CPU
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- [ ] 指令相关与流水线冲突
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- [ ] 介绍为什么会发生冲突
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- [ ] 阻塞技术
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