From db582750d55d90ebfe0b53e846800eb8098674f8 Mon Sep 17 00:00:00 2001
From: Liphen <xi.lifeng@qq.com>
Date: Fri, 29 Dec 2023 10:25:34 +0800
Subject: [PATCH] =?UTF-8?q?docs(README):=20=E5=A2=9E=E5=8A=A0=E7=9B=AE?=
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 README.md | 20 ++++++++++++--------
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index ac98593..919b21c 100644
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 **要求**：
 
-- 针对教学需要，使用硬件描述语言设计基于RISC-V指令集的多级流水线处理器，使其适合数字电路与计算机组成原理的教学实验。
+- 针对教学需要，使用硬件描述语言设计基于 RISC-V 指令集的多级流水线处理器，使其适合数字电路与计算机组成原理的教学实验。
 
 **重点难点**：
 
 - 硬件描述语言的应用；教学化设计；数字电路与计算机组成原理实验的连续性与贯通性。
 
+**详情**：
+
+- [《数字逻辑与计算机结构》目录](./doc/《数字逻辑与计算机结构》目录.md)
+
 # 指导手册框架
 
 一、实验介绍
@@ -30,7 +34,7 @@
 
 ## 数字电路实验
 
-- [X] 认识Verilog
+- [X] 认识 Verilog
 
 **组合逻辑电路基础实验**
 
@@ -44,7 +48,7 @@
 **时序逻辑电路基础实验**
 
 - [ ] 触发器
-  - [ ] 边沿型/电平型D触发器，门电路实现
+  - [ ] 边沿型/电平型 D 触发器，门电路实现
   - [ ] 思考题：其他触发器
 - [ ] 寄存器实验
 - [ ] 计数器
@@ -54,23 +58,23 @@
 - [ ] 定时与分频实验
 - [ ] 数码管实验
 - [ ] 桶型移位器
-- [ ] 多功能ALU设计实验
+- [ ] 多功能 ALU 设计实验
 - [ ] 寄存器堆与运算器设计实验
 - [ ] 取指令与指令译码实验
 
 ## 计算机组成原理实验
 
-- [ ] 认识Chisel
-  - [ ] 对比下Chisel和Verilog
+- [ ] 认识 Chisel
+  - [ ] 对比下 Chisel 和 Verilog
 
 **计算机组成原理实验**
 
-- [ ] 设计一个简单的单周期CPU
+- [ ] 设计一个简单的单周期 CPU
   - [ ] 只支持一些简单的、基础的、有代表性的指令，如支持跑通冒泡排序
 
 **计算机体系结构实验**
 
-- [ ] 不考虑相关冲突的流水线CPU
+- [ ] 不考虑相关冲突的流水线 CPU
 - [ ] 指令相关与流水线冲突
   - [ ] 介绍为什么会发生冲突
   - [ ] 阻塞技术