diff --git a/doc/数字电路实验/全加器/全加器.md b/doc/数字电路实验/全加器/全加器.md
index 9027975..537f075 100644
--- a/doc/数字电路实验/全加器/全加器.md
+++ b/doc/数字电路实验/全加器/全加器.md
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 ```verilog
 module FullAdder (
-         input wire A,
-         input wire B,
-         input wire Cin,
-         output wire S,
-         output wire Cout
-       );
+        input wire A,
+        input wire B,
+        input wire Cin,
+        output wire S,
+        output wire Cout
+    );
 
-// TODO：你的代码实现
+    // TODO：你的代码实现
 
 endmodule