From 194e8c90d54f9496fb1b9b7c7b690a59cf6b8388 Mon Sep 17 00:00:00 2001 From: Liphen Date: Mon, 11 Mar 2024 18:21:30 +0800 Subject: [PATCH] =?UTF-8?q?docs:=20=E4=BF=AE=E6=94=B9README?= MIME-Version: 1.0 Content-Type: text/plain; charset=UTF-8 Content-Transfer-Encoding: 8bit --- README.md | 89 +++++-------------------------------------------------- 1 file changed, 7 insertions(+), 82 deletions(-) diff --git a/README.md b/README.md index 919b21c..374e8ad 100644 --- a/README.md +++ b/README.md @@ -1,86 +1,11 @@ -# Digital Circuit - Computer Architecture - System Architecture - Lab +# RISC-V Lab -**题目**： +## 描述 -- 面向教学的计算机底层硬件系统设计与实现 +- 从零开始的支持 RV64IMAZicsr_Zifencei 指令集的顺序动态双发射五级流水线设计 +- 目标为支持 Linux +- 可接入差分测试框架，提供软件仿真与板级测试（先实现软件仿真，板级测试正在完善中...） -**毕业设计地点**： +## 实验流程 -- 校内 - -**要求**： - -- 针对教学需要，使用硬件描述语言设计基于 RISC-V 指令集的多级流水线处理器，使其适合数字电路与计算机组成原理的教学实验。 - -**重点难点**： - -- 硬件描述语言的应用；教学化设计；数字电路与计算机组成原理实验的连续性与贯通性。 - -**详情**： - -- [《数字逻辑与计算机结构》目录](./doc/《数字逻辑与计算机结构》目录.md) - -# 指导手册框架 - -一、实验介绍 - -二、实验目的 - -三、实验要求 - -四、实验步骤 - -# 实验的大致设计 - -## 数字电路实验 - -- [X] 认识 Verilog - -**组合逻辑电路基础实验** - -- [X] 全加器 -- [ ] 超前进位加法器 -- [ ] 加减法器 -- [X] 多路数据选择器 -- [X] 译码器 - - [ ] 思考题：编码器 - -**时序逻辑电路基础实验** - -- [ ] 触发器 - - [ ] 边沿型/电平型 D 触发器，门电路实现 - - [ ] 思考题：其他触发器 -- [ ] 寄存器实验 -- [ ] 计数器 - -**综合设计实验** - -- [ ] 定时与分频实验 -- [ ] 数码管实验 -- [ ] 桶型移位器 -- [ ] 多功能 ALU 设计实验 -- [ ] 寄存器堆与运算器设计实验 -- [ ] 取指令与指令译码实验 - -## 计算机组成原理实验 - -- [ ] 认识 Chisel - - [ ] 对比下 Chisel 和 Verilog - -**计算机组成原理实验** - -- [ ] 设计一个简单的单周期 CPU - - [ ] 只支持一些简单的、基础的、有代表性的指令，如支持跑通冒泡排序 - -**计算机体系结构实验** - -- [ ] 不考虑相关冲突的流水线 CPU -- [ ] 指令相关与流水线冲突 - - [ ] 介绍为什么会发生冲突 - - [ ] 阻塞技术 - - [ ] 前递技术 -- [ ] 在流水线中添加运算类指令 - - [ ] 让学生参照已经实现的指令添加一条新指令 -- [ ] 在流水线中添加转移指令 -- [ ] 在流水线中添加访存指令 -- [ ] 例外与中断的支持 +- [实验目录]([riscv-doc/doc/《数字逻辑与计算机结构》目录.md at main · Ciliphen/riscv-doc (github.com)](https://github.com/Ciliphen/riscv-doc/blob/main/doc/《数字逻辑与计算机结构》目录.md))